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TSV技術(shù)持續(xù)突破 3D IC成本效益顯著提升 - 無(wú)圖版
hrconn --- 2015-04-07 16:36:03
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從制造商的立場(chǎng)來(lái)看，除非實(shí)現(xiàn)矽穿孔(TSV)所增加的成本以及隨之而來(lái)的所有工藝步驟都能夠因爲(wèi)芯片性能優(yōu)勢(shì)而得到大部分的補(bǔ)償，或是工藝與材料成本大幅降低，才可能加速3D IC的量産。
因此，在今年初于法國(guó)舉行的歐洲3D TSV高峰會(huì)上，提到一個(gè)重要的問(wèn)題是，如何才能將擁有成本平均分配到整個(gè)供應(yīng)鏈?
該由誰(shuí)來(lái)制造TSV?
針對(duì)非MEMS IC，TSV也必須進(jìn)一步微縮，這是因爲(wèi)如果你的TSV“排除區(qū)域”(Keep-out zone)耗用太多優(yōu)質(zhì)芯片面積的話，進(jìn)展到下一代節(jié)點(diǎn)也並不一定有意義。由于這些工藝需要的設(shè)備組合通常只在晶圓廠中才有，因此TSV的整合理想上應(yīng)該由代工廠來(lái)完成，不過(guò)委外半導(dǎo)體組裝與測(cè)試(OSAT)服務(wù)供貨商也有機(jī)會(huì)在某種程度上參與。此外，有些電路板(PCB)制造商也考慮在PCB基板中嵌入芯片，以主動(dòng)矽中介層的形式實(shí)現(xiàn)2.5D整合。
除了當(dāng)前經(jīng)濟(jì)環(huán)境可能限制TSV在短期內(nèi)量産，市調(diào)公司Gartner首席産業(yè)分析師Mark Stromberg預(yù)期，TSV市場(chǎng)還將面臨資金成本議題，從而限制了有能力建置這項(xiàng)技術(shù)的業(yè)者數(shù)量。這主要來(lái)自于增加的資本與材料成本，以及越來(lái)越多的工藝步驟。“在過(guò)渡到10nm節(jié)點(diǎn)時(shí)，系統(tǒng)設(shè)計(jì)將需要利用TSV技術(shù)，”不過(guò)，Stromberg強(qiáng)調(diào)，屆時(shí)將會(huì)因爲(wèi)需要的龐大資本支出而減緩市場(chǎng)上僅存幾家主導(dǎo)IDM、代工廠以及一線半導(dǎo)體封裝測(cè)試服務(wù)(SATS)供貨商之間的市場(chǎng)競(jìng)爭(zhēng)。
Silver進(jìn)一步指出：“在代工廠、OSAT和IDM競(jìng)相搶占510億美元的芯片組裝與測(cè)試市場(chǎng)之際，預(yù)計(jì)未來(lái)將會(huì)看到更多的並購(gòu)發(fā)生。隨著封裝技術(shù)變得越來(lái)越先進(jìn)，特別是在晶圓級(jí)，前端工藝與後端封裝之間將會(huì)發(fā)生重新整並與融合�！�
臺(tái)積電(TSMC)泛歐地區(qū)(EMEA)副總裁Miekei Ieong介紹該公司的CoWoS(芯片-晶圓-基板)整合型芯片服務(wù)，利用次微米級(jí)矽中介層以TSV技術(shù)將多個(gè)芯片整合于單一封裝中。該公司可提供CoWoS量産同質(zhì)組件，並表示已經(jīng)展示了異質(zhì)CoWoS。該512bit Wide I/O DRAM測(cè)試芯片作業(yè)于200MHz核心頻率，在全速作業(yè)模式時(shí)甚至可過(guò)載高達(dá)285MHz。
圖1：臺(tái)積電通過(guò)CoWos技術(shù)以28HPM工藝量産異質(zhì)3D IC
“我們的1024bit CoWoS DRAM可驅(qū)動(dòng)至1GHz，支持達(dá)128GB/s的頻帶，”Ieong表示，該公司並計(jì)劃在今年第四季以前量産菊鏈?zhǔn)竭B接6顆芯片的高帶寬內(nèi)存。
針對(duì)較大的CoWoS組件，臺(tái)積電已在60×60mm的基板上展示了26×48mm的矽中介層。該公司表示在28nm邏輯芯片上堆棧內(nèi)存已經(jīng)準(zhǔn)備就緒，也爲(wèi)客戶的測(cè)試載具設(shè)計(jì)與功能性驗(yàn)證規(guī)劃了TSV設(shè)計(jì)規(guī)則。
Global Foundries負(fù)責(zé)封裝技術(shù)研發(fā)的Michael Thiele透露，該公司已在紐約州Malta的Fab 8廠安裝好TSV産線了，能以TSV爲(wèi)20nm器件以及未來(lái)的14nm器件特性進(jìn)行整合。該公司同時(shí)也在其于新加坡的Fab 7廠安裝300mm TSV産線，用于制造矽中介層，以及在德國(guó)Dresden的Fab 1廠增加以TSV整合28nm器件特性。
“在考慮2.5D産品量産時(shí)，客戶通常期望代工廠能提出具代表性的測(cè)試載具及其所提供的系統(tǒng)級(jí)量化數(shù)據(jù)，”因此，Thiele表示Global Foundries爲(wèi)此采取雙管齊下的途徑，一方面利用可共享研發(fā)細(xì)節(jié)的外部測(cè)試載具，另一方面也建立自家的內(nèi)部測(cè)試載具。
因此，該公司同時(shí)透過(guò)OSAT合作夥伴以及自家公司內(nèi)部開發(fā)矽中介層與微柱互連。但是，Thiele強(qiáng)調(diào)，良率不足以及供應(yīng)鏈延遲，都可能中止該技術(shù)應(yīng)用，特別是如果未能在供應(yīng)鏈中清楚定義出産量的所有權(quán)分配。針對(duì)雷射鑽孔與填充TSV穿孔、暫時(shí)性晶圓鍵合與去鍵合，以及矽穿孔露出等關(guān)鍵制程步驟進(jìn)一步降低成本，是3D IC得以落實(shí)大衆(zhòng)市場(chǎng)的另一個(gè)必備條件。
降低材料與工藝成本
新加坡科技研究局旗下微電子研究院(A-star Institute of Microelectronics;IME)産業(yè)開發(fā)總監(jiān)Surya Bhattacharya則認(rèn)爲(wèi)“後端工藝”(BEOL)與薄晶圓處理(包括暫時(shí)性晶圓鍵合與去鍵合-TBDB)，才是3D IC組件的真正成本問(wèn)題。他估計(jì)，由此所增加的工藝本身就占掉整體器件總成本的一半左右。
Bhattacharya大幅削減成本的方法在于利用厚光電介質(zhì)(聚合物)中的低成本多層銅線路重布電鍍(Cu RDL)，它僅需使用更少的工藝步驟，省略了CMP步驟與電介質(zhì)蝕刻。IME已經(jīng)開發(fā)出光阻材料，同時(shí)展示針對(duì)5/5μm與3/3μm等不同線寬與間距的Cu RDL制造以及介電層之間的三個(gè)金屬層。
銅線路重布電鍍層具有3μm線寬與6μm聚合物間距，能夠在10mm互連導(dǎo)線上支持20Gbit/s信號(hào)，相形之下，采用鑲嵌結(jié)構(gòu)的昂貴1μm線寬銅線路，在4μm間距時(shí)只能支持7.5Gbit/s。IME還嘗試在聚合物中采用2μm細(xì)銅導(dǎo)線，計(jì)劃在2016年以前實(shí)現(xiàn)0.5μm線寬，以持續(xù)其與先進(jìn)TSV的競(jìng)爭(zhēng)力。
Bhattacharya透露，這種方法最重要的是利用“無(wú)載片(carrier-less)”技術(shù)，以避免或減少TBDB步驟;在芯片到晶圓鍵合與縫隙填充之後，整個(gè)晶圓由于背側(cè)矽穿孔露出而進(jìn)行覆蓋成型與翻轉(zhuǎn)，並直接由環(huán)氧模型樹脂(EMC)維持。
總之，移除後端的Cu RDL沈積工藝與TBDB步驟後，Bhattacharya粗估，這種晶圓級(jí)工藝的成本可大幅削減40%~50%。
美商應(yīng)用材料(Applied Materials)矽系統(tǒng)事業(yè)群封裝技術(shù)與先進(jìn)産品技術(shù)開發(fā)管理總監(jiān)Sesh Ramaswami認(rèn)同這一工藝，並表示，“從銅鑲嵌結(jié)構(gòu)過(guò)渡到在有機(jī)層上實(shí)現(xiàn)Cu RDL，則可以減少約15%至20%的工藝成本。”
縮短冗長(zhǎng)又昂貴的CMP工藝方法之一在于調(diào)整這種矽穿孔的生長(zhǎng)及隨之而來(lái)的矽穿孔露出步驟，以便在矽穿孔露出時(shí)停止蝕刻，使CMP期間僅需移除很少材料，以開啓與修整矽穿孔至晶圓表面。
Tel Nexx工藝技術(shù)總監(jiān)Steve Golovato則針對(duì)利用適形阻障-晶種(barrier-seed)層沈積的高深寬比TSV建置進(jìn)行擁有成本分析。相較于利用離子化物理氣相沈積(I-PVD)阻障-晶種層沈積方式可能導(dǎo)致材料在矽穿孔上造成過(guò)度負(fù)擔(dān)(而需要進(jìn)行更多CMP加以移除)，Golovato表示，業(yè)界可以利用這種特殊的TSV填充來(lái)限制CMP的成本。
I-PVD阻障-晶種層沈積 完美的適形阻障-晶種層沈積
更有趣的是，Golovato預(yù)計(jì)，該公司的無(wú)電解銅適形阻障-晶種層沈積技術(shù)的TSV深寬比約20，可在晶圓級(jí)時(shí)實(shí)現(xiàn)比I-PVD更低50%的成本。
精確矽穿孔露出
SPTS營(yíng)銷副總裁David Butler則著眼于利用優(yōu)化矽穿孔露出步驟，盡可能地使CMP步驟減至最少。根據(jù)Butler指出，SPTS已經(jīng)開發(fā)出“深反應(yīng)離子蝕刻(DRIE)”設(shè)備，能夠?qū)崿F(xiàn)高達(dá)4.7μm/mn的蝕刻速率與±3.0%的均勻度，比競(jìng)爭(zhēng)設(shè)備的蝕刻速率更快兩倍，同時(shí)也較濕式蝕刻途徑更快4倍。
另一項(xiàng)重要的進(jìn)展是SPTS的ReVia原位穿孔露出端點(diǎn)偵測(cè)技術(shù)。該自動(dòng)光學(xué)分析系統(tǒng)以紅外線(IR)幹涉測(cè)量法爲(wèi)基礎(chǔ)，偵測(cè)正在晶圓表面進(jìn)行蝕刻的一組穿孔，並能在偵測(cè)到矽穿孔尖端出現(xiàn)時(shí)，停止矽穿孔露出工藝，從而實(shí)現(xiàn)僅高于表面1μm的均勻露出高度。
這將有助于避免昂貴的重複作業(yè)、矽穿孔未完全露出時(shí)必須進(jìn)行更多的蝕刻作業(yè)，或是晶圓過(guò)度蝕刻造成的量産議題等。該公司還爲(wèi)蝕刻作業(yè)建置了雙重來(lái)源調(diào)整，讓設(shè)備能以放射狀在整個(gè)晶圓上嚴(yán)密控制蝕刻過(guò)程。這可在進(jìn)行晶圓削薄步驟後，用于補(bǔ)償芯片厚度變異。最後，SPTS還介紹其下一代蝕刻設(shè)備Rapier XE，能夠以完全可調(diào)整的放射狀方式實(shí)現(xiàn)高達(dá)9μm/mn的蝕刻速率，可望提高4倍的生産力。
因此，在今年初于法國(guó)舉行的歐洲3D TSV高峰會(huì)上，提到一個(gè)重要的問(wèn)題是，如何才能將擁有成本平均分配到整個(gè)供應(yīng)鏈?
該由誰(shuí)來(lái)制造TSV?
針對(duì)非MEMS IC，TSV也必須進(jìn)一步微縮，這是因爲(wèi)如果你的TSV“排除區(qū)域”(Keep-out zone)耗用太多優(yōu)質(zhì)芯片面積的話，進(jìn)展到下一代節(jié)點(diǎn)也並不一定有意義。由于這些工藝需要的設(shè)備組合通常只在晶圓廠中才有，因此TSV的整合理想上應(yīng)該由代工廠來(lái)完成，不過(guò)委外半導(dǎo)體組裝與測(cè)試(OSAT)服務(wù)供貨商也有機(jī)會(huì)在某種程度上參與。此外，有些電路板(PCB)制造商也考慮在PCB基板中嵌入芯片，以主動(dòng)矽中介層的形式實(shí)現(xiàn)2.5D整合。
除了當(dāng)前經(jīng)濟(jì)環(huán)境可能限制TSV在短期內(nèi)量産，市調(diào)公司Gartner首席産業(yè)分析師Mark Stromberg預(yù)期，TSV市場(chǎng)還將面臨資金成本議題，從而限制了有能力建置這項(xiàng)技術(shù)的業(yè)者數(shù)量。這主要來(lái)自于增加的資本與材料成本，以及越來(lái)越多的工藝步驟。“在過(guò)渡到10nm節(jié)點(diǎn)時(shí)，系統(tǒng)設(shè)計(jì)將需要利用TSV技術(shù)，”不過(guò)，Stromberg強(qiáng)調(diào)，屆時(shí)將會(huì)因爲(wèi)需要的龐大資本支出而減緩市場(chǎng)上僅存幾家主導(dǎo)IDM、代工廠以及一線半導(dǎo)體封裝測(cè)試服務(wù)(SATS)供貨商之間的市場(chǎng)競(jìng)爭(zhēng)。
Silver進(jìn)一步指出：“在代工廠、OSAT和IDM競(jìng)相搶占510億美元的芯片組裝與測(cè)試市場(chǎng)之際，預(yù)計(jì)未來(lái)將會(huì)看到更多的並購(gòu)發(fā)生。隨著封裝技術(shù)變得越來(lái)越先進(jìn)，特別是在晶圓級(jí)，前端工藝與後端封裝之間將會(huì)發(fā)生重新整並與融合�！�
臺(tái)積電(TSMC)泛歐地區(qū)(EMEA)副總裁Miekei Ieong介紹該公司的CoWoS(芯片-晶圓-基板)整合型芯片服務(wù)，利用次微米級(jí)矽中介層以TSV技術(shù)將多個(gè)芯片整合于單一封裝中。該公司可提供CoWoS量産同質(zhì)組件，並表示已經(jīng)展示了異質(zhì)CoWoS。該512bit Wide I/O DRAM測(cè)試芯片作業(yè)于200MHz核心頻率，在全速作業(yè)模式時(shí)甚至可過(guò)載高達(dá)285MHz。
圖1：臺(tái)積電通過(guò)CoWos技術(shù)以28HPM工藝量産異質(zhì)3D IC
“我們的1024bit CoWoS DRAM可驅(qū)動(dòng)至1GHz，支持達(dá)128GB/s的頻帶，”Ieong表示，該公司並計(jì)劃在今年第四季以前量産菊鏈?zhǔn)竭B接6顆芯片的高帶寬內(nèi)存。
針對(duì)較大的CoWoS組件，臺(tái)積電已在60×60mm的基板上展示了26×48mm的矽中介層。該公司表示在28nm邏輯芯片上堆棧內(nèi)存已經(jīng)準(zhǔn)備就緒，也爲(wèi)客戶的測(cè)試載具設(shè)計(jì)與功能性驗(yàn)證規(guī)劃了TSV設(shè)計(jì)規(guī)則。
Global Foundries負(fù)責(zé)封裝技術(shù)研發(fā)的Michael Thiele透露，該公司已在紐約州Malta的Fab 8廠安裝好TSV産線了，能以TSV爲(wèi)20nm器件以及未來(lái)的14nm器件特性進(jìn)行整合。該公司同時(shí)也在其于新加坡的Fab 7廠安裝300mm TSV産線，用于制造矽中介層，以及在德國(guó)Dresden的Fab 1廠增加以TSV整合28nm器件特性。
“在考慮2.5D産品量産時(shí)，客戶通常期望代工廠能提出具代表性的測(cè)試載具及其所提供的系統(tǒng)級(jí)量化數(shù)據(jù)，”因此，Thiele表示Global Foundries爲(wèi)此采取雙管齊下的途徑，一方面利用可共享研發(fā)細(xì)節(jié)的外部測(cè)試載具，另一方面也建立自家的內(nèi)部測(cè)試載具。
因此，該公司同時(shí)透過(guò)OSAT合作夥伴以及自家公司內(nèi)部開發(fā)矽中介層與微柱互連。但是，Thiele強(qiáng)調(diào)，良率不足以及供應(yīng)鏈延遲，都可能中止該技術(shù)應(yīng)用，特別是如果未能在供應(yīng)鏈中清楚定義出産量的所有權(quán)分配。針對(duì)雷射鑽孔與填充TSV穿孔、暫時(shí)性晶圓鍵合與去鍵合，以及矽穿孔露出等關(guān)鍵制程步驟進(jìn)一步降低成本，是3D IC得以落實(shí)大衆(zhòng)市場(chǎng)的另一個(gè)必備條件。
降低材料與工藝成本
新加坡科技研究局旗下微電子研究院(A-star Institute of Microelectronics;IME)産業(yè)開發(fā)總監(jiān)Surya Bhattacharya則認(rèn)爲(wèi)“後端工藝”(BEOL)與薄晶圓處理(包括暫時(shí)性晶圓鍵合與去鍵合-TBDB)，才是3D IC組件的真正成本問(wèn)題。他估計(jì)，由此所增加的工藝本身就占掉整體器件總成本的一半左右。
Bhattacharya大幅削減成本的方法在于利用厚光電介質(zhì)(聚合物)中的低成本多層銅線路重布電鍍(Cu RDL)，它僅需使用更少的工藝步驟，省略了CMP步驟與電介質(zhì)蝕刻。IME已經(jīng)開發(fā)出光阻材料，同時(shí)展示針對(duì)5/5μm與3/3μm等不同線寬與間距的Cu RDL制造以及介電層之間的三個(gè)金屬層。
銅線路重布電鍍層具有3μm線寬與6μm聚合物間距，能夠在10mm互連導(dǎo)線上支持20Gbit/s信號(hào)，相形之下，采用鑲嵌結(jié)構(gòu)的昂貴1μm線寬銅線路，在4μm間距時(shí)只能支持7.5Gbit/s。IME還嘗試在聚合物中采用2μm細(xì)銅導(dǎo)線，計(jì)劃在2016年以前實(shí)現(xiàn)0.5μm線寬，以持續(xù)其與先進(jìn)TSV的競(jìng)爭(zhēng)力。
Bhattacharya透露，這種方法最重要的是利用“無(wú)載片(carrier-less)”技術(shù)，以避免或減少TBDB步驟;在芯片到晶圓鍵合與縫隙填充之後，整個(gè)晶圓由于背側(cè)矽穿孔露出而進(jìn)行覆蓋成型與翻轉(zhuǎn)，並直接由環(huán)氧模型樹脂(EMC)維持。
總之，移除後端的Cu RDL沈積工藝與TBDB步驟後，Bhattacharya粗估，這種晶圓級(jí)工藝的成本可大幅削減40%~50%。
美商應(yīng)用材料(Applied Materials)矽系統(tǒng)事業(yè)群封裝技術(shù)與先進(jìn)産品技術(shù)開發(fā)管理總監(jiān)Sesh Ramaswami認(rèn)同這一工藝，並表示，“從銅鑲嵌結(jié)構(gòu)過(guò)渡到在有機(jī)層上實(shí)現(xiàn)Cu RDL，則可以減少約15%至20%的工藝成本。”
縮短冗長(zhǎng)又昂貴的CMP工藝方法之一在于調(diào)整這種矽穿孔的生長(zhǎng)及隨之而來(lái)的矽穿孔露出步驟，以便在矽穿孔露出時(shí)停止蝕刻，使CMP期間僅需移除很少材料，以開啓與修整矽穿孔至晶圓表面。
Tel Nexx工藝技術(shù)總監(jiān)Steve Golovato則針對(duì)利用適形阻障-晶種(barrier-seed)層沈積的高深寬比TSV建置進(jìn)行擁有成本分析。相較于利用離子化物理氣相沈積(I-PVD)阻障-晶種層沈積方式可能導(dǎo)致材料在矽穿孔上造成過(guò)度負(fù)擔(dān)(而需要進(jìn)行更多CMP加以移除)，Golovato表示，業(yè)界可以利用這種特殊的TSV填充來(lái)限制CMP的成本。
I-PVD阻障-晶種層沈積 完美的適形阻障-晶種層沈積
更有趣的是，Golovato預(yù)計(jì)，該公司的無(wú)電解銅適形阻障-晶種層沈積技術(shù)的TSV深寬比約20，可在晶圓級(jí)時(shí)實(shí)現(xiàn)比I-PVD更低50%的成本。
精確矽穿孔露出
SPTS營(yíng)銷副總裁David Butler則著眼于利用優(yōu)化矽穿孔露出步驟，盡可能地使CMP步驟減至最少。根據(jù)Butler指出，SPTS已經(jīng)開發(fā)出“深反應(yīng)離子蝕刻(DRIE)”設(shè)備，能夠?qū)崿F(xiàn)高達(dá)4.7μm/mn的蝕刻速率與±3.0%的均勻度，比競(jìng)爭(zhēng)設(shè)備的蝕刻速率更快兩倍，同時(shí)也較濕式蝕刻途徑更快4倍。
另一項(xiàng)重要的進(jìn)展是SPTS的ReVia原位穿孔露出端點(diǎn)偵測(cè)技術(shù)。該自動(dòng)光學(xué)分析系統(tǒng)以紅外線(IR)幹涉測(cè)量法爲(wèi)基礎(chǔ)，偵測(cè)正在晶圓表面進(jìn)行蝕刻的一組穿孔，並能在偵測(cè)到矽穿孔尖端出現(xiàn)時(shí)，停止矽穿孔露出工藝，從而實(shí)現(xiàn)僅高于表面1μm的均勻露出高度。
這將有助于避免昂貴的重複作業(yè)、矽穿孔未完全露出時(shí)必須進(jìn)行更多的蝕刻作業(yè)，或是晶圓過(guò)度蝕刻造成的量産議題等。該公司還爲(wèi)蝕刻作業(yè)建置了雙重來(lái)源調(diào)整，讓設(shè)備能以放射狀在整個(gè)晶圓上嚴(yán)密控制蝕刻過(guò)程。這可在進(jìn)行晶圓削薄步驟後，用于補(bǔ)償芯片厚度變異。最後，SPTS還介紹其下一代蝕刻設(shè)備Rapier XE，能夠以完全可調(diào)整的放射狀方式實(shí)現(xiàn)高達(dá)9μm/mn的蝕刻速率，可望提高4倍的生産力。