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High Speed Serial Link 產(chǎn)品(如USB、Serial ATA與PCI Express)的發(fā)展,已由主板應(yīng)用出發(fā),逐漸衍生更多應(yīng)用于外圍與消費(fèi)性電子產(chǎn)品,進(jìn)入百家爭鳴的情況。然而不論是芯片供貨商或系統(tǒng)廠商,都面臨益形復(fù)雜的設(shè)計(jì)挑戰(zhàn)。這些新挑戰(zhàn)包含了:
● 更高的芯片設(shè)計(jì)進(jìn)入障礙:與純數(shù)字IC設(shè)計(jì)相比,High Speed Serial Link從480 Mbps、 1.5 Gbps、2.5 Gbps、3.0 Gbps至目前的5 Gbps與6 Gbps,一次又一次的考驗(yàn)IC設(shè)計(jì)公司在模擬設(shè)計(jì)與mixed-mode的能力。這也是為什么臺(tái)灣只有少數(shù)公司能提供從Serial ATA到PCI Express與USB 3.0完整的產(chǎn)品與IP解決方案。
● 為系統(tǒng)廠商考慮Design Margin問題:對于系統(tǒng)廠商而言,采用一顆IC上自己的系統(tǒng)產(chǎn)品,最擔(dān)心的是PCB Layout的design margin過小或是design rule太過復(fù)雜。因此IC設(shè)計(jì)公司必須為系統(tǒng)廠商考慮到這些設(shè)計(jì)上的問題,也加深了高速IO芯片設(shè)計(jì)的難度。
● IC量產(chǎn)良率:由于高速IO有物理層(PHY)部分的設(shè)計(jì),因此對于IC良率的影響甚為重大,通常將PHY包入SoC內(nèi),往往是量產(chǎn)良率最大的殺手。所以如何透過模擬設(shè)計(jì)design margin的綜合考慮,維持量產(chǎn)良率,對IC設(shè)計(jì)公司而言是相當(dāng)大的挑戰(zhàn)。
● IC量產(chǎn)測試方法:通常480MHz以上,往往需要使用較貴的測試機(jī)臺(tái);但是如果廠商能使用較便宜的測試機(jī)臺(tái),完成高速IO的相關(guān)測試,那就是相當(dāng)重要的know how,對于IC的成本也有很的的幫助。
● 兼容性議題:USB兼容性問題,眾所周知,所以才有USB-IF logo驗(yàn)證制度的產(chǎn)生。目前USB 3.0 logo certification program尚未完成,因此如何克服硬件兼容性的問題,是相當(dāng)據(jù)挑戰(zhàn)性也令人感到繁瑣的問題。
